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最近一系列事件再次表明，制約中國芯片產(chǎn)業(yè)發(fā)展的主要因素已集中到制造能力。如何快速提升制造能力，推動芯片產(chǎn)業(yè)發(fā)展？只有不斷地研發(fā)和創(chuàng)新。

在芯片界，摩爾定律一直占據(jù)統(tǒng)治地位。摩爾定律接下來是終結(jié)還是延續(xù)，已成為過去十年芯片界熱議的話題。摩爾定律自1965年發(fā)明以來，一直引領(lǐng)著世界半導(dǎo)體產(chǎn)業(yè)向?qū)崿F(xiàn)更低的成本、更強的性能、更高的經(jīng)濟效益的目標前進。然而，隨著半導(dǎo)體技術(shù)逐漸逼近硅工藝尺寸極限，原摩爾定律導(dǎo)出的“IC的集成度約每隔18個月翻一倍，而性能也將提升一倍”的規(guī)律將受到挑戰(zhàn)。

半導(dǎo)體制造工藝的兩種演進路線圖

為此， ITRS組織針對半導(dǎo)體產(chǎn)業(yè)中遠期發(fā)展的挑戰(zhàn)，在技術(shù)路線制定上，提出選擇兩種發(fā)展方式（如圖1）：一是繼續(xù)沿著摩爾定律按比例縮小的方向前進，專注于硅基CMOS技術(shù)；二是按“后摩爾定律”的多重技術(shù)創(chuàng)新應(yīng)用向前發(fā)展，即在產(chǎn)品多功能化（功耗、帶寬等）需求下，將硅基CMOS和非硅基等技術(shù)相結(jié)合，以提供完整的解決方案來應(yīng)對和滿足層出不窮的新市場發(fā)展。

· 繼續(xù)使用先進節(jié)點，邁向5納米及以下

使用先進節(jié)點的好處很多，晶體管密度更大、占用空間更少、性能更高、功率更低，但挑戰(zhàn)也越來越難以克服。極小尺寸下，芯片物理瓶頸越來越難以克服。尤其在近幾年，先進節(jié)點走向10nm、7nm、5nm，問題就不再只是物理障礙了，節(jié)點越進化，微縮成本越高，能擔(dān)負巨額研發(fā)費用并實現(xiàn)盈利的設(shè)計公司越來越少。

根據(jù)公開報道，28nm節(jié)點設(shè)計成本約為5000萬美元，而到5nm節(jié)點，設(shè)計總成本已經(jīng)飆高到逾5億美元，相當(dāng)于逾35億人民幣。先進工藝如果只能提升性能，無法有效降低甚至守住成本，選擇最先進工藝的客戶將變得越來越有限。

· 以“三維集成”延續(xù)摩爾定律

幸運的是，每當(dāng)摩爾定律被唱衰將走到盡頭，總會激發(fā)出科學(xué)家和工程師們創(chuàng)新構(gòu)想，提出力挽狂瀾的突破性技術(shù)，將看似走向終結(jié)的摩爾定律以“后摩爾定律”的形式延續(xù)下去。“后摩爾定律”的實質(zhì)是，它除了會延續(xù)摩爾定律對集成度、性能的追求外，還會利用更多的技術(shù)，例如模擬/射頻、高壓功率電源、MEMS傳感器、生物芯片技術(shù)及系統(tǒng)級封裝（SiP）等三維集成技術(shù)，以提供具有更高附加值的系統(tǒng)。

ITRS指出，在“后摩爾定律”范疇，隨著新興應(yīng)用不斷出現(xiàn)，智能化微系統(tǒng)芯片將會進入三維集成時代。

三維集成技術(shù)概覽和兩條主要的工藝路線

三維集成電路又稱立體集成電路，是集成電路從傳統(tǒng)平面集成方式向垂直方向立體集成方式延伸的產(chǎn)物。三維集成電路的優(yōu)勢在于：多層器件重疊結(jié)構(gòu)使芯片集成度成倍提高；TSV和混合鍵合工藝使芯片間互連長度大幅度縮短，提高傳輸速度并降低了功耗；多種工藝混合集成，使集成電路功能多樣化；減少封裝尺寸，降低設(shè)計和制造成本。三維集成技術(shù)可將多層集成電路芯片或晶圓堆疊鍵合，通過三維互連實現(xiàn)多層之間的電信號連接。三維集成技術(shù)能實現(xiàn)異質(zhì)芯片互連結(jié)合，發(fā)揮出最高系統(tǒng)性能水平，是其獨特的最大優(yōu)勢。

經(jīng)過十來年的發(fā)展，三維集成技術(shù)逐漸形成兩條主要的工藝路線：晶圓間三維堆疊和封裝廠主導(dǎo)的芯片間三維互連。

· 晶圓間三維堆疊技術(shù)

通過鍵合堆疊和連通孔工藝的持續(xù)改進滿足芯片對更大帶寬、更小功耗的要求。其工藝目前主要用于圖像傳感器的生產(chǎn)，近些年，隨著物聯(lián)網(wǎng)、人工智能和5G對更大帶寬、更小功耗和更低延時等特性產(chǎn)品的要求，晶圓級三維集成開始應(yīng)用于大容量存儲、存算一體、高性能計算等領(lǐng)域。代表廠家有Intel、TSMC、Samsung、SONY等。

· 多顆芯片間三維互連技術(shù)

芯片級三維集成，主要追求芯片間凸點(Bump)連接小型化，來提高集成度和芯片性能。其技術(shù)特點依托于封裝打線(Wire bond)和凸點(bump)為基礎(chǔ)，把不同功能的芯片通過毫米級的封裝工藝連接。代表廠家主要為半導(dǎo)體制造領(lǐng)域的后端封裝廠，如Amkor、SPIL、ASE、長電、華進等。

二者互有優(yōu)劣，晶圓間堆疊工藝精度高、互聯(lián)密度大；但相較芯片間互連，其良率相對較低、對芯片尺寸匹配度要求高。